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28 nm Device Portfolio
Stratix V GT FPGA Features
Maximum Resource Count for Stratix V GT FPGAs (0.85 V) 1
5SGTC5
5SGTC7
ALMs
LEs (K)
Registers
M20K memory blocks
M20K memory (Mb)
MLAB memory (Mb)
Variable-precision DSP blocks
18 x 18 multipliers
Global clock networks
Regional clock networks
Design security
I/O voltage levels supported (V)
160,400
425
641,600
2,304
45
4.9
256
512
16
92
3
1.2, 1.5, 1.8, 2.5, 3.3 2
234,720
622
938,880
2,560
50
7.16
256
512
LVTTL, LVCMOS, PCI?, PCI-X?, LVDS, mini-LVDS, RSDS, LVPECL, Differential SSTL-15,
I/O standards supported
Differential SSTL-18, Differential SSTL-2, Differential HSTL-12, Differential HSTL-5,
Differential HSTL-18, SSTL-15 (I and II), SSTL-18 (I and II), SSTL-2 (I and II),
1.2 V HSTL (I and II), 1.5 V HSTL (I and II), 1.8 V HSTL (I and II)
LVDS channels, 1.4 Gbps (receive/transmit)
Embedded DPA circuitry
OCT
Transceiver count
(28.05 Gbps/14.1 Gbps)
PCIe hard IP blocks (Gen3)
150
4/32
1
3
Series, parallel, and differential
150
4/32
1
Memory devices supported
DDR3, DDR2, QDR II, QDR II+, RLDRAM II, RLDRAM 3
1
2
All data is correct at the time of printing, and may be subject to change without prior notice. For the latest information, please visit www.altera.com .
3.3 V compliant, requires a 3 V power supply.
Altera Product Catalog
?
2013
?
www.altera.com
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